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技術(shù)專題
電路設(shè)計串行接口對整體FPGA性能和功能的重要性
在電子和高速通信領(lǐng)域，將串行數(shù)據(jù)轉(zhuǎn)換為并行數(shù)據(jù)的能力對于整體功能至關(guān)重要。在高速接口的情況下，有一種專門為此類任務(wù)設(shè)計的設(shè)備，稱為串行器解串器（SerDes）。那么，F(xiàn)PGA中的SerDes可以提供什么功能？
SerDes是用于高速通信的集成電路或設(shè)備，可在任一方向上在串行數(shù)據(jù)和并行接口之間轉(zhuǎn)換。使用SerDes的各種應(yīng)用程序和技術(shù)的主要目的是通過最小化輸入/輸出引腳和連接的數(shù)量來通過差分或單線提供數(shù)據(jù)傳輸。
在功能方面，SerDes芯片可在串行流上使用并行數(shù)據(jù)的兩點之間進行傳輸，從而減少了數(shù)據(jù)傳輸所需的數(shù)據(jù)路徑數(shù)量。這樣減少了所需的連接引腳數(shù)量，從而使電線和連接器小而細。此外，發(fā)送方處理并行數(shù)據(jù)到串行數(shù)據(jù)的轉(zhuǎn)換，而接收方執(zhí)行相反的功能。
總之，SerDes芯片將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，以便它可以通過通常不支持并行數(shù)據(jù)的介質(zhì)傳輸。SerDes在需要保留帶寬的情況下會很有幫助。
什么是FPGA？
現(xiàn)場可編程門陣列（FPGA）是一種可以進行編程和重新編程以在任何時間點執(zhí)行眾多功能的芯片。
此外，成千上萬個稱為邏輯塊的單元組成一個芯片，這些塊通過可編程互連鏈接。FPGA的電路是通過連接幾個可配置的模塊構(gòu)成的，并且具有嚴格的內(nèi)部結(jié)構(gòu)。FPGA本質(zhì)上是ASIC的可編程版本。
總體而言，FPGA提供了通用功能，可以根據(jù)您的規(guī)范進行編程。但是，就像生活中的大多數(shù)事情一樣，F(xiàn)PGA的多功能性也會產(chǎn)生副作用。在這種情況下，這種通用性是以價格增加，內(nèi)部延遲增加和模擬功能受限為代價的。
FPGA的應(yīng)用
以下是電子領(lǐng)域中FPGA的一些應(yīng)用：
視頻監(jiān)控
可編程邏輯器件
馬達控制
設(shè)備控制器
通信過濾和編碼
整個大型硬件系統(tǒng)（互連的FPGA）的仿真
電腦
FPGA中的SerDes
使用FPGA，數(shù)據(jù)的傳輸和接收均使用SerDes。FPGA與高速SerDes技術(shù)的融合將電子領(lǐng)域引入了SerDes增強型FPGA。它們的出現(xiàn)為需要多千兆位數(shù)據(jù)鏈路的應(yīng)用（例如，跨PCB（電纜或背板）的應(yīng)用）提供了經(jīng)濟高效的ASIC替代品。
由于成本效益和低功耗設(shè)備的增加，這種特殊類型的可編程設(shè)備正日益促進設(shè)計變更。總體而言，FPGA不斷發(fā)展，從最初的發(fā)展成為門控和路由的集合，直至我們現(xiàn)在所看到的-管理從AI到通信的任務(wù)。
與圖形處理單元一樣，FPGA從一開始就經(jīng)歷了巨大的變化，它利用了解決方案空間的更加集中的視角。像大多數(shù)電子設(shè)備一樣，F(xiàn)PGA從單芯片開始。盡管就晶體管而言，它們的尺寸有所增加，但它們的架構(gòu)基礎(chǔ)也在不斷發(fā)展。
SerDes如何在FPGA中工作？
在有線通信方面，有兩種類型：并行和串行。當我們指并行時，我們指的是PCI和LPT等，而當我們指串行通信時，則指的是USB，HDMI或Lightning電纜。
典型地，并行通信使用更多的引腳，更少的功率，有限的速度，低帶寬，并且總的來說不那么復(fù)雜。相反，串行通信使用較少的引腳，速度更快，具有更高的帶寬，使用更多的功率，更復(fù)雜，并且為將來和現(xiàn)在做好了準備。
可以想象，并行通信與串行通信是不同類型應(yīng)用程序的理想選擇，兩者都有其優(yōu)點/缺點。使用并行傳輸更多數(shù)據(jù)時，您有兩個常規(guī)選項：選項一是使用其他路徑，選項二是提高時鐘速度。總而言之，在使用并行時嘗試增加正在傳輸?shù)臄?shù)據(jù)存在三個主要問題。
溝通方式續(xù)
這些主要問題之一是時鐘偏斜。時鐘偏斜是在數(shù)字電路系統(tǒng)（同步）中發(fā)生的，其中相同的源時鐘信號在不同的時間到達不同的組件。任何兩個時鐘的讀數(shù)之間的差異稱為偏差。隨著時鐘速度的增加，偏斜的問題更加明顯和成問題。
增加傳輸數(shù)據(jù)量時需要特別注意的另一個問題是導(dǎo)線長度。有兩個因素值得關(guān)注：首先，導(dǎo)線長度至關(guān)重要，經(jīng)驗法則是在1ns（1Ghz = 1ns的周期）內(nèi)單腳傳播。其次，由于這個原因，長度的物理性質(zhì)至關(guān)重要，因為如果兩條線不精確，它將導(dǎo)致數(shù)據(jù)到達不同的時間。這會導(dǎo)致傳輸功能喪失（不可恢復(fù)的數(shù)據(jù)）。
為了提供更多數(shù)量的數(shù)據(jù)傳輸而不會產(chǎn)生時鐘偏斜，我們使用串行傳輸方法。串行通信利用嵌入在數(shù)據(jù)中的時鐘，這意味著發(fā)送器將時鐘和數(shù)據(jù)一起編碼。接收器分別提取時鐘和數(shù)據(jù)。如您所知，我們利用時鐘對數(shù)據(jù)進行采樣。
FPGA中的串行傳輸
使用串行傳輸時，有三個重點領(lǐng)域：
時鐘編碼方案
渠道優(yōu)化
FPGA的輸出和輸入階段
時鐘編碼方案
時鐘編碼方案的功能是保證數(shù)據(jù)轉(zhuǎn)換。例如，全0的長數(shù)據(jù)需要轉(zhuǎn)換（即，它需要一種編碼方案）。編碼方案示例包括：
曼徹斯特
HDLC（高級數(shù)據(jù)鏈接控制）
8B / 10B（目前最受歡迎）
由于8B / 10B最受歡迎，因此我們將對其進行詳細討論。顧名思義，8B / 10B接收8位數(shù)據(jù)并將其轉(zhuǎn)換為10位數(shù)據(jù)。盡管這對您的可用帶寬造成了25％的損失，但這是一個值得權(quán)衡的問題。這里的權(quán)衡是，它將保證您的線路的DC（直流）平衡（運行差異）。這種權(quán)衡的另一個方面是，它可以確保接收器上CDR（時鐘數(shù)據(jù)恢復(fù)）的轉(zhuǎn)換。
8B / 10B編碼方案不僅最受歡迎，而且非常普遍。我們發(fā)現(xiàn)它可用于DVI，顯示端口，以太網(wǎng)，火線，HDMI，PCIe，SATA和USB。
渠道優(yōu)化
通道優(yōu)化是指電纜接口本身。在數(shù)據(jù)傳輸方面，有兩種類型：
單面的
微分
所有高速數(shù)據(jù)都是差分的，并且需要一個額外的引腳，但是這樣做是值得的。此處的折衷方案可提高速度并延長電纜長度。此外，在解決頻道優(yōu)化問題時，還需要考慮一些因素。它們包括：
電纜施工質(zhì)量
電纜中銅線的電阻，電容和電感
我們通過利用ISI（符號間干擾）圖（也稱為視力表）來測量信道質(zhì)量。
FPGA輸出輸入級優(yōu)化
FPGA由對整體功能至關(guān)重要的輸出和輸入階段組成。這些階段負責加重前和加重。預(yù)加重是傳輸前視頻或音頻信號線（LVDS 0.35V）的短暫過驅(qū)動。這樣可以加快轉(zhuǎn)換速度并提高性能。
注意：LVDS是低壓差分信號。
串行通訊和FPGA
FPGA是串行通信的理想選擇，因為它們速度快且內(nèi)置了SerDes模塊。SerDes對FPGA功能的重要性至關(guān)重要。帶有內(nèi)置SerDes模塊的FPGA使它們非常適合軍事應(yīng)用，網(wǎng)絡(luò)，高速Tx和Rx以及監(jiān)視的雷達系統(tǒng)。
與FPGA理想的情況相比，在FPGA中使用內(nèi)置的SerDes可以提高性能，功能并提供更多的應(yīng)用程序。最后，F(xiàn)PGA中的SerDes還最大程度地減少了輸入/輸出引腳和連接的數(shù)量，同時通過差分或單線提供數(shù)據(jù)傳輸。